基于FPGA数据传输系统基带处理单元的设计

目录

第一章绪论1

1.1选题的目的与意义1

1.2本课题在国内外的发展现状1

1.3本课题要解决的主要问题1

第二章基带处理单元的组成原理与开发平台2

2.1数据传输系统简介2

2.2主站发送端基带处理单元原理2

2.2.1卷积码的基本概念2

2.2.2卷积码的表示方法2

第三章基带处理单元的设计方案3

3.1基带处理单元的设计要求及整体设计方案3

3.2接口信号定义和设计3

第四章 基带处理单元的FPGA实现4

4.1接口设计的FPGA实现4

4.1.1发端并串转换和成帧的FPGA实现4

4.1.2收端串并转换的FPGA实现4

4.1.3仿真结果4

结束语5

致谢6

参考文献7

附录一Viterbi译码器顶层原理图9

附录二程序清单10

附录三英文文献翻译11

基于FPGA的数据传输系统基带处理单元具有体积小、功耗低、集成度高、可软件升级、抗干扰能力强的特点，符合未来通信技术发展的方向。

本论文在对基带处理单元所涉及的关键技术进行研究的基础上，给出了基带处理单元的实现方案，并在Altera公司的FPGA开发平台Quartus II上实现了基带处理单元的主要模块及相关的子模块，并进行了相应的仿真。在实现的过程中，对差错编码理论尤其是卷积码编码和Viterbi译码理论进行了深入研究，对FPGA设计中的一些非常重要的时序问题进行了研究和总结。